基于 FIR 數字濾波器原理的數字幅頻均衡功率放大器裝置

電子信息

本實用新型涉及功率放大器技術，具體涉及基于 FIR 數字濾波器原理的數字幅頻均衡功率放大器裝

置，包括依次連接的信號預處理模塊、前級放大模塊、數字幅頻均衡模塊、DAC 后級濾波模塊和功率

放大模塊，與數字幅頻均衡模塊連接的 FPGA 模塊，以及與 FPGA 模塊連接的觸摸屏模塊。該放大器裝

置基于 FPGA，以嵌入式處理器 NIOSⅡ為控制核心，輸出功率可達到 10W，電路效率達 66%，經過數

字幅頻均衡處理后，以 10KHz 時輸出信號電壓

未應用

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